高级HDI PCB叠层设计：顺序层压、任意层HDI与ELIC技术详解

高密度互连（HDI）技术已经远远超越了简单的盲孔和埋孔。随着元器件间距缩小到0.5mm以下，功能密度不断增加，PCB设计人员必须利用高级HDI叠层架构——顺序层压、任意层HDI和ELIC（Every Layer Interconnect）来成功完成复杂设计的布线。本指南涵盖了高级HDI叠层的理论、设计规则、材料考虑和制造实际问题。

HDI分类：Type I、II和III

IPC-2226标准根据微孔和通孔结构定义了三种HDI类型：

Type I — 单微孔层（1+N+1）

Type I HDI在传统核心层的每一侧都有一个积层。微孔将外层连接到相邻的内层。核心层使用标准机械钻孔的通孔。

典型叠层： 1+N+1（例如，1+4+1 = 6层）
微孔： 单深度盲孔，激光钻孔
应用： 智能手机、平板电脑、中密度设计
BGA出线： 可轻松实现0.5mm间距

Type II — 堆叠/交错微孔（2+N+2或更高）

Type II在每侧增加了多个积层，微孔可以堆叠或交错排列。核心层仍然包含机械通孔。

典型叠层： 2+N+2, 3+N+3
微孔： 多深度，堆叠铜填充或交错排列
应用： 高性能计算、网络设备、高端移动设备
BGA出线： 可实现0.4mm间距

Type III — 任意层HDI / ELIC

Type III完全消除传统核心层或使用薄核心层，所有层通过堆叠微孔互连。每一层都通过微孔连接到相邻层——因此称为”任意层互连”。

典型叠层： 3+N+3 到 7+N+7（无核心或薄核心）
微孔： 每层堆叠铜填充微孔
应用： 领先的智能手机（iPhone、旗舰Android）、高级AI/ML模块
BGA出线： 0.3mm间距及以下

特性	Type I (1+N+1)	Type II (2+N+2)	Type III (ELIC)
每侧积层数	1	2–3	3–7+
微孔深度	单层	多层（堆叠/交错）	所有层
核心层通孔	有	有	可选/无
最小BGA间距	0.5 mm	0.4 mm	0.3 mm
层压循环次数	每侧1次	每侧2–3次	每侧3–7+次
相对成本	1×	1.5–2×	3–8×

顺序层压：制造基础

顺序层压是使多级积层结构成为可能的工艺。与传统PCB在单次层压循环中压合所有层不同，顺序层压是逐步添加层的。

顺序层压工作原理

核心层制作： 从双面或多层核心板开始，使用标准工艺（钻孔、电镀、蚀刻）制作。
添加积层： 在核心层的一侧或两侧施加半固化片和铜箔（或树脂涂覆铜箔RCC）。
层压循环： 在热和压力下压合（标准FR-4通常为180-200°C，300-400 psi；高Tg材料为200-250°C）。
激光钻孔： 使用CO₂或UV激光形成微孔。CO₂激光对标准介质材料更快；UV激光（Nd:YAG或准分子）可产生更小、更清洁的孔。
除胶渣和电镀： 清洁孔壁（高锰酸钾或等离子体除胶渣），电镀铜形成互连。
外层成像和蚀刻： 图形化新铜层。
重复： 对每个额外的积层重复步骤2-6。

顺序层压关键参数

参数	典型范围	说明
半固化片厚度	40–100 µm	高密度构建使用更薄的
铜箔厚度	12–18 µm (½ oz)	更薄的铜箔有利于细线路
层压温度	180–250°C	取决于材料
层压压力	200–400 psi	更高压力确保无空洞填充
对准公差	±25–50 µm/次	累积性——对堆叠孔至关重要
微孔直径	75–150 µm	激光钻孔
微孔深度	50–100 µm	推荐纵横比≤0.75:1

对准：累积挑战

每次顺序层压循环都会在新层和现有层之间引入对准误差。对于3+N+3叠层，最外层微孔层相对于核心层经历了3次层压循环。每次循环±25 µm的公差下，累积偏移可达±75 µm。

这就是为什么堆叠微孔结构比交错设计需要更严格的对准精度。一个堆叠孔柱要求顶部微孔必须与第2、3、4层的孔精确对齐，留给误差的空间非常小。

任意层HDI（ELIC）：设计自由度与约束

任意层HDI——通常称为ELIC——代表了HDI技术的最高水平。在ELIC叠层中，每个层对都通过铜填充堆叠微孔连接，通孔被消除或最小化。

ELIC的优势

最大布线密度： 任何信号都可以通过堆叠微孔在任意点过渡到任意层，提供无与伦比的布线灵活性。
更短的信号路径： 信号可以在最近的可用层对上布线，减少残桩效应并改善信号完整性。
全面盘中孔： 由于所有孔都是填充和平整的，盘中孔是默认选项——不需要dog-bone扇出，节省板面积。
对称叠层自由度： 设计人员可以在每个层对上优化阻抗，不受通孔禁布区的限制。
减少层数： 改善的布线效率通常允许设计人员以更少的层数实现相同的连接性。

ELIC设计规则

参数	激进型	标准型	保守型
线宽/线距	40/40 µm	50/50 µm	75/75 µm
微孔直径	75 µm	100 µm	125 µm
微孔焊盘	200 µm	250 µm	300 µm
盘中孔间距	0.3 mm	0.4 mm	0.5 mm
铜填充方式	电解铜	电解铜	电解铜
最大堆叠深度	7层	5层	3层
介质厚度	45–60 µm	60–80 µm	80–100 µm

堆叠微孔 vs. 交错微孔

堆叠和交错微孔排列之间的选择是HDI叠层设计中最重要的决策之一。

堆叠微孔在多层上垂直对齐，形成实心铜柱。优点包括最短信号路径、最高密度和盘中孔兼容性。但它们需要铜填充孔（保形铜不足以可靠堆叠）、更严格的对准和更昂贵的工艺。

交错微孔将每个孔从下面的孔偏移，通过中间层上的短走线连接到目标网络。它们更容易制造，容许更松的对准，不需要填充孔。代价是密度降低和信号路径稍长。

对于针对0.4mm间距BGA或更精细的ELIC设计，堆叠铜填充微孔基本上是必须的。对于0.5mm间距应用，交错设计可能就足够了，而且更具成本效益。

高级HDI的材料选择

材料选择对高级HDI叠层的可制造性和性能有深远影响。

半固化片和核心材料

标准FR-4（Tg 135-170°C）适用于简单的1+N+1 HDI。对于具有多次层压循环的高级构建，材料必须能承受反复的热冲击而不降解：

高Tg FR-4（Tg ≥170°C）： 适用于标准可靠性要求的3+N+3。示例：Isola 370HR、生益S1000-2M。
低CTE材料： 对于高可靠性应用，Z轴CTE <3%（50-260°C）的材料可降低微孔应力。示例：松下Megtron 6、Isola I-Speed。
低Dk/Df材料： 对于高频应用，选择工作频率下Dk <3.5、Df <0.005的材料。详见我们的高频基材选择指南。

叠层架构示例

示例1：1+8+1（10层，Type I HDI）

这是网络设备和工业控制中常用的中等复杂度设计。

第1层  (信号)      ← 微孔到L2
  半固化片 75µm
第2层  (地)
  芯板 200µm
第3层  (信号)
  半固化片 100µm    ← 通孔区域
第4层  (电源)
  芯板 200µm
第5层  (信号)
  半固化片 100µm
第6层  (信号)
  芯板 200µm
第7层  (电源)
  半固化片 100µm
第8层  (信号)
  芯板 200µm
第9层  (地)
  半固化片 75µm
第10层 (信号)     ← 微孔到L9

总厚度： ~1.6 mm
层压循环： 2次（核心压合 + 每侧1次积层）

示例2：4+2+4（10层，ELIC）

高端智能手机主板配置。无通孔。

第1层  (信号)      ← 堆叠微孔到所有层
  RCC 50µm
第2层  (地)        ← 堆叠微孔
  RCC 50µm
第3层  (信号)      ← 堆叠微孔
  RCC 50µm
第4层  (信号)      ← 堆叠微孔
  半固化片 60µm
第5层  (电源)      ← 薄核心
  芯板 100µm
第6层  (地)
  半固化片 60µm
第7层  (信号)      ← 堆叠微孔
  RCC 50µm
第8层  (信号)      ← 堆叠微孔
  RCC 50µm
第9层  (地)        ← 堆叠微孔
  RCC 50µm
第10层 (信号)      ← 堆叠微孔到所有层

总厚度： ~0.8 mm
层压循环： 8次（核心 + 每侧4次积层）

高级叠层中的微孔可靠性

随着堆叠微孔深度的增加，可靠性成为首要关注点。更多关于微孔测试方法的详情，请参阅我们关于PCB过孔可靠性测试的详细指南。

提高可靠性的设计实践

限制堆叠深度： 行业共识建议在无特殊验证的情况下≤4个堆叠微孔。5+堆叠需要广泛的可靠性测试。
目标纵横比≤0.75:1： 对于75 µm介质，微孔直径应≥100 µm。
铜填充质量： 为堆叠孔指定凹陷≤15 µm。过大的凹陷在堆叠界面处产生空洞。
材料选择： 为≥3层堆叠构建选择低CTE介质材料。

DFM指南和成本优化

成本优化策略

最小化积层数量： 每增加一个积层，PCB成本增加15-25%。使用布线分析找到所需的最小HDI深度。
尽可能使用交错排列： 如果密度允许，交错微孔避免了铜填充要求并放宽了对准公差。
标准化介质厚度： 使用标准半固化片/RCC厚度（如60 µm、75 µm、100 µm）以避免定制材料费用。
结合HDI和传统区域： 并非板上每个区域都需要ELIC。仅在细间距元器件下方使用选择性HDI，其他区域使用传统通孔。
早期DFM审查： 尽早与制造商沟通。在Atlas PCB，我们的工程团队在报价阶段即审查HDI叠层提案，在设计定稿前识别成本和可靠性风险。

选择正确的HDI架构

HDI叠层选择的决策树通常遵循以下逻辑：

识别设计中最小间距的元器件。 这决定了所需的出线能力。
使用BGA出线分析估算布线通道需求。 计算每个BGA侧需要逃出的信号行数。
确定最小积层深度：
- 0.5mm间距BGA，4-6行出线 → 1+N+1就够了
- 0.4mm间距BGA，6-10行出线 → 需要2+N+2
- 0.35mm间距或复杂SiP → 3+N+3或ELIC
与制造商验证。 并非所有制造商都能可靠地生产高级HDI。从Atlas PCB获取报价以验证可制造性并获得DFM优化的叠层建议。

结论

高级HDI叠层设计是电气性能、制造能力、可靠性和成本之间的平衡。顺序层压使得从简单的1+N+1盲孔到完整的任意层ELIC构建等逐步复杂的结构成为可能。成功的关键在于理解这些权衡：每增加一个积层都会增加布线自由度，但也会增加成本、工艺复杂性和可靠性风险。

遵循本指南中概述的设计规则、材料指导和DFM实践，并与经验丰富的制造商如Atlas PCB合作，您就能设计出既可制造又可靠的高级HDI叠层。

相关阅读，请浏览我们的HDI PCB技术指南、多层PCB叠层设计指南和盘中孔设计指南。