PCIe Gen 6.0规范定稿：64 GT/s信号带来全新PCB设计挑战

PCI Express 6.0已从规范走向硅片。随着Broadcom、Marvell和Microchip的主要控制器和中继器芯片在2026年全年向服务器OEM送样，业界正面对信号完整性工程师两年来一直发出的警告：PCB正成为瓶颈。

PCIe 6.0每通道速率达64 GT/s，采用PAM4（四电平脉冲幅度调制）编码，在与Gen 5相同的32 GHz奈奎斯特频率下实现带宽翻倍。但PAM4的三电平眼图开口天然比NRZ（不归零）编码少9.5 dB的噪声裕量。这部分裕量必须从某处补回——而PCB通道正是设计师需要付出最多努力的地方。

插入损耗的极限

核心挑战在于通道插入损耗。PCIe 6.0规范定义全长（12英寸）CEM连接器拓扑在32 GHz时的总通道损耗预算约为36 dB。扣除连接器损耗、封装出线布线和硅端TX/RX均衡能力后，PCB走线和过孔的预算通常被限制在20–25 dB（32 GHz）。

作为参考，标准FR-4层压板（10 GHz下Df ≈ 0.020）在内层典型5mil走线上，32 GHz的插损约为1.0–1.2 dB/英寸。6英寸走线仅介质损耗就达6–7 dB——还未计入铜箔粗糙度、过孔转换和连接器接口的损耗。用普通材料根本行不通。

行业的应对是PCIe 6.0通道全面迁移至超低损耗和极低损耗层压板：

松下Megtron 7（R-5785N）：Dk ≈ 3.3，Df ≈ 0.002（10 GHz）——当前112G SerDes的主力材料，也是PCIe 6.0的基准选择。
Isola Tachyon 100G：Dk ≈ 3.02，Df ≈ 0.0021（10 GHz）——定位为Megtron 7的直接竞品，略低的Dk可实现更薄的介质层构建。
Rogers RO4835T：Dk ≈ 3.33，Df ≈ 0.0030（10 GHz）——兼容标准FR-4加工的热固性材料，在成本和性能之间提供折中方案。

这些材料将32 GHz的介质损耗降至0.4–0.6 dB/英寸，相比Megtron 6或IS680等中等损耗替代品几乎减半。关于高频基材选择的详细指导，请参阅我们的Dk和Df基材选择指南。

铜箔粗糙度：隐藏的损耗来源

在32 GHz下，铜箔粗糙度导致的导体损耗成为主导因素。标准电解铜箔（STD）的Rz粗糙度为8–10 μm，在高频下实际上增加了电气路径长度，并通过趋肤效应造成显著的额外损耗。

PCIe 6.0设计强制要求HVLP（超低轮廓）或HVLP2铜箔，Rz值低于3 μm，理想情况下低于2 μm。通道仿真中使用的Hammerstad-Jensen或Huray粗糙度模型显示，从STD切换到HVLP2铜箔在32 GHz可节省0.15–0.25 dB/英寸——在总预算以个位数衡量时，这是一个可观的改善。

然而，HVLP和HVLP2铜箔给制造带来了挑战。更低的粗糙度意味着与层压板的机械粘附力降低，可能影响层压和热循环过程中的剥离强度。PCB制造商必须仔细平衡铜箔处理工艺——氧化替代、硅烷偶联剂——以在保持粘附力的同时不重新引入粗糙度。

过孔残桩：32 GHz下零容忍

过孔残桩——镀通孔中延伸超出信号层的未使用部分——一直是高速设计中的信号完整性关切。在PCIe 6.0频率下，它们变得致命。

过孔残桩充当四分之一波长谐振结构。20mil的残桩约在19 GHz产生谐振，深陷点正好落在PCIe 6.0的工作频段内。即使10mil的残桩也会在38 GHz产生谐振，劣化奈奎斯特带宽内的通道响应。

规范实际上要求过孔残桩短于5–8mil才能达到合规通道。可通过三种方法实现：

背钻 ——电镀后机械去除残桩。现代CNC背钻设备可达到±3mil的深度精度，实现信号层5mil以内的残桩控制。我们的PCB背钻技术指南详细介绍了该工艺。
盲孔和埋孔 ——设计仅跨越所需层的过孔结构，完全消除残桩。这增加了制造复杂性和成本，但提供最佳的电气性能。
盘中孔配合背钻 ——对于BGA出线布线，盘中孔设计配合背钻可提供最紧凑的高速布线方案。

在Atlas PCB，背钻深度控制精度达±4mil是我们高速PCB生产的标准能力，支持56G和112G SerDes设计的严苛过孔残桩要求。

走线几何：前所未有的精度要求

PCIe 6.0将差分对阻抗公差收紧至±5%（100Ω ±5Ω），相比Gen 4和Gen 5普遍接受的±10%大幅提升。实现这一要求需要：

走线宽度控制在±0.5mil（12.5 μm）以内。对于目标100Ω差分阻抗的典型4mil走线，这意味着制造商必须在整块板面上一致保持3.5至4.5mil。这已逼近标准减成法蚀刻工艺的极限，正在推动高速PCB层采用改良半加成法（mSAP）或先进蚀刻补偿技术。

介质厚度控制在±0.5mil以内。阻抗对介质间距高度敏感——半固化片厚度变化1mil可导致阻抗偏移5–8Ω。服务于PCIe 6.0市场的PCB制造商正在投资激光测厚和闭环压合控制系统。

玻纤编织效应缓解。 标准E-glass编织布在走线跨越和穿过玻纤束时产生周期性Dk变化。在32 GHz下，这些变化导致可测量的偏移和阻抗波动。PCIe 6.0设计通常指定展开玻纤布（1035、1067或1078型）、机械展开或扁平玻纤布，或NE-glass（低Dk玻纤配方）以最大限度减少此效应。

PAM4与制造质量的决定性影响

NRZ信号对制造偏差相对宽容——眼图开口大，均衡器可以补偿中等程度的通道缺陷。32 GBaud的PAM4则不然。

PAM4的三电平眼图开口约为相同波特率NRZ的三分之一。这意味着每一个制造缺陷——缺胶区域造成的轻微阻抗不连续、过孔桶壁中的微孔隙、玻纤分布不均导致的局部Dk变化——对信号质量的相对影响都放大了三倍。

这正在推动PCB制造商专门针对PCIe 6.0板件实施更严格的工艺控制：

100%阻抗测试——对每个耦合测试条进行测试，并用TDR（时域反射）验证实际走线阻抗，而非仅靠计算值。
切片分析频率提高——以验证介质厚度、镀铜均匀性和过孔桶壁质量。
插入损耗测试——使用矢量网络分析仪（VNA）对与生产面板匹配的测试耦合条进行测量，验证实际Df和表面粗糙度是否满足设计假设。

生态系统影响

PCIe 6.0的PCB要求不仅限于服务器主板。该规范影响信号链中的每块板：

GPU和加速卡 ——NVIDIA下一代加速器和AMD Instinct系列将使用PCIe 6.0 x16接口，附加卡PCB需要相同的材料和过孔要求。
存储控制器和NVMe背板 ——每驱动器PCIe 6.0 x4通道的高密度NVMe存储阵列，需要背板PCB同时处理数十条高速通道。
交换和中继器卡 ——Broadcom和Microchip的PCIe交换架构需要中板载板PCB，在多个连接器跳转中维持通道完整性。
测试和验证设备 ——ATE和协议分析仪PCB必须超越生产板的质量水平，以作为参考通道。

展望未来

PCIe 7.0已由PCI-SIG启动开发，目标128 GT/s，将进一步推升这些挑战——超过几英寸的传输可能需要光学或极短距离（VSR）铜缆链路。但PCIe 6.0代表了当前传统铜基PCB技术必须发挥极限性能的前沿。

对于2026年指定PCIe 6.0板件的设计团队和采购工程师，信息很明确：材料选择、过孔管理和制造商能力已不再是次要考量——它们是决定通道能否闭合的首要因素。