PCB EMI 合规设计：通过辐射和传导发射测试的实用指南

电磁干扰（EMI）合规不是可选项——它是每个主要市场的监管要求。在美国销售的产品必须满足 FCC Part 15 限值，欧洲市场要求符合 EMC 指令的 CE 标志，几乎所有其他地区都执行基于 CISPR 32（多媒体设备）或 CISPR 11（工业、科学和医疗设备）的等效标准。

令人沮丧的现实是，大多数 EMI 测试失败是由 PCB 设计决策造成的，而非元器件缺陷或固件 bug。一块从未考虑 EMI 的板几乎必然无法通过合规测试——而在制造后修复 EMI 问题的成本通常是从一开始就设计好的 2–10 倍。

本指南涵盖始终能实现首次通过 EMI 合规的 PCB 设计原则和技术。

理解 EMI：源、路径和天线

每个 EMI 问题都有三个要素：

源：产生高频能量的电路（开关稳压器、数字时钟、高速总线、PWM 信号）
耦合路径： 将能量从源传递到天线的机制（通过走线/电缆传导、通过空间辐射、或通过寄生电容/电感耦合）
天线： 将能量高效辐射到自由空间的结构（电缆、PCB 走线、连接器引脚、IC 引线、地平面边缘）

有效的 EMI 设计同时解决三者：尽可能降低源能量，中断耦合路径，并最小化天线效率。

环路面积原则

PCB EMI 设计中最重要的概念是电流环路面积。每个信号电流都在环路中流动——通过信号走线流出，通过回流路径（通常是地平面）返回。此环路辐射的电磁场正比于：

E ∝ f² × I × A

其中 f 是频率，I 是电流，A 是环路面积。这意味着：

频率翻倍，辐射增加 4 倍（12 dB）
环路面积翻倍，辐射增加 2 倍（6 dB）
环路面积增大 10 倍，辐射增加 20 dB

这就是为什么回流路径管理是 EMI 合规 PCB 设计的基础。

EMI 控制的接地策略

连续地平面

连续、无断裂的地平面是 PCB 设计师可用的最有效的 EMI 抑制技术。其工作原理：

最小化环路面积： 回流电流直接在地平面上信号走线正下方流动（最低电感路径），形成最小的环路。
提供屏蔽： 地平面充当层间法拉第屏蔽。
支持阻抗控制： 均匀的地平面实现可预测的阻抗，减少产生谐波的反射。

地平面关键规则：

高速信号走线下方不得有开槽或分割。地平面中的开槽迫使回流电流绕行，大幅增加环路面积。即使 20 mil 的开槽也可能在 GHz 频率上增加 10–20 dB 的发射。
在高速布线区域最小化过孔反焊盘。密集的过孔场在地平面上造成”瑞士奶酪”效应，破坏回流电流。
层间地平面以 λ/20 或更短间距用过孔缝合连接。

关于全面的接地技术，请参阅我们的 PCB 接地技术指南。

地平面分区

在混合信号设计中，接地策略需要仔细考虑：

方案	适用场景	EMI 影响
单一完整地	大多数数字设计、简单混合信号	最佳——最低阻抗，无回流路径中断
星形接地（单点）	低频模拟（<1 MHz），分离的模拟/数字区域	对传导发射好，10 MHz 以上辐射差
分割地+桥接	敏感模拟+噪声数字，桥接在 ADC/DAC 处	可接受——桥接宽度关键，保持足够宽
独立地平面	从不推荐	差——在连接器之间形成大天线环路

现代最佳实践： 使用单一完整地平面，通过元器件布局和布线纪律管理噪声，而非平面分割。几乎所有主要 IC 制造商都推荐此方案用于 10 MHz 以上的设计。

去耦和电源分配

去耦不足是 EMI 测试失败的第二大常见原因（仅次于回流路径问题）。高速 IC 在开关时抽取瞬态电流，如果电源分配网络无法就近供应此电流，产生的电压波动将辐射。

去耦电容放置规则

将去耦电容放置在距 IC 电源引脚 2 mm（80 mil）以内。在 1 GHz 时，5mm 走线段的自感约为 3.5 nH——足以抵消电容的效益。
用短而宽的走线或直接过孔连接将电容接到地平面。 过孔电感（通常每个过孔 0.5–1 nH）往往是主要寄生参数。尽可能每个焊盘使用两个过孔。
根据频率范围使用合适的电容值：

频率范围	电容值	封装	备注
DC – 10 MHz	10 µF	0805 或更大	大容量旁路，钽或陶瓷
10 – 100 MHz	100 nF	0402	标准去耦
100 MHz – 1 GHz	10 nF	0201	高频旁路
1 – 5 GHz	1 nF	0201	甚高频
>5 GHz	100 pF	0201	仅在最小寄生下有效

并联使用多个电容值以覆盖宽频率范围。并联组合在数十倍频程范围内提供低阻抗。
在电源进入 PCB 处放置大容量电容（10–100 µF），处理低频瞬态并提供储能。

电源平面设计

电源平面尽可能靠近地平面——薄介质层形成分布式电容，提供高频旁路。
避免高速信号跨越电源平面分割走线。 回流电流无法穿越分割，产生与地平面开槽相同的环路面积问题。
在电源平面边缘使用缝合电容（100 nF）以减少边缘辐射。

滤波：最后一道防线

滤波器防止传导 EMI 通过电缆和连接器离开 PCB——这是大多数产品的主要天线。

I/O 线滤波

连接到产品的每根电缆都是潜在天线。电缆越长，辐射效率越高。I/O 滤波策略：

I/O 类型	滤波方案	典型元件
USB 2.0/3.x	共模扼流圈 + ESD 二极管	90 Ω CMC、TVS 二极管
HDMI	共模扼流圈阵列	集成 CMC 阵列
以太网	集成磁性元件 + CMC	变压器 + CMC 模块
GPIO / 低速数字	串联铁氧体磁珠 + 对地电容	600 Ω @ 100 MHz FB + 100 pF
模拟输入	RC 低通滤波器	串联 R + 连接器处并联 C
电源输入	π 滤波器（C-L-C）	大容量 C + 铁氧体 + 陶瓷 C

电源线滤波

开关电源是主要 EMI 源。输入电源线滤波器至关重要：

基本 π 滤波器拓扑：

输入电容（X 类，100 nF – 1 µF）用于差模噪声
共模扼流圈（1–10 mH）用于共模噪声
输出电容（Y 类，2.2–4.7 nF 对地）用于共模噪声
扼流圈后的第二个差模电容

设计注意事项：

滤波器尽可能靠近电源输入连接器放置
输入和输出走线物理隔离，防止绕过滤波器的耦合
确保滤波器地直接连接到机壳/外壳地

EMI 导向的元器件布局

良好的元器件布局是 EMI 洁净布局的基础。一旦元器件放置不当，再高超的布线技巧也无法完全弥补。

布局原则

1. 按功能分区

将 PCB 划分为功能区域并保持隔离：

高速数字区： 处理器、FPGA、存储器、时钟
电源区： 稳压器、电感、大容量电容
I/O 区： 连接器、ESD 保护、滤波器
模拟区： ADC、DAC、传感器、参考电压

2. 连接器放置在同一边

将连接器集中在 PCB 一边便于实施一致的滤波策略，并防止电缆跨越板面（充当覆盖整个 PCB 区域的天线）。

3. 时钟靠近负载

晶振应放置在其驱动的 IC 旁边，走线尽可能短。每一毫米的时钟走线都是潜在的辐射体。

4. 布线前放置去耦电容

在布局阶段放置去耦电容，而非事后补救。它们必须尽可能靠近 IC 电源引脚。

5. 开关稳压器远离敏感电路

开关模式电源产生传导和辐射噪声。将它们远离模拟电路、时钟和 I/O 连接器放置。确保其开关电流环路紧凑可控。

关键元器件布局距离

噪声源	敏感电路	最小间距
开关稳压器	ADC/DAC	15–25 mm
晶振	I/O 连接器	20 mm
高速总线（DDR、PCIe）	板边缘	10 mm
时钟发生器	模拟区域	25 mm
电源电感	磁性传感器	30+ mm

EMI 降低的布线技术

边沿速率管理

数字信号的谐波含量由其边沿速率决定，而非基频。一个 50 MHz 时钟若具有 1 ns 边沿，其频谱内容延伸至 320 MHz（1/πt_rise）。减缓边沿速率是最有效的 EMI 降低技术之一：

串联端接电阻： 在时钟和数据输出串联 22–33 Ω 电阻可增加远端的上升/下降时间，可降低 6–10 dB 发射且对时序影响极小（需验证时序预算）。

转换速率控制： 许多现代 IC 提供可配置的输出驱动强度。使用满足时序要求的最低驱动强度。

阻抗控制布线

阻抗不匹配导致反射产生振铃——这是信号频率谐波处杂散发射的来源。对于边沿速率快于以下条件的所有信号：

t_rise < 2 × t_propagation（往返）

需要阻抗控制布线和正确端接。这通常适用于 50–100 MHz 以上或边沿速率低于 2–3 ns 的信号。

板边附近布线

高速走线距 PCB 边缘至少保持走线到地平面距离的 3 倍。地平面在边缘处的边缘场无法提供有效的回流电流路径，导致环路面积增大和辐射增加。

过孔转换

每次换层都产生不连续。尽量减少高速信号的过孔转换，当不可避免时：

在每个信号过孔的 2 倍过孔直径范围内放置地过孔
使用背钻或盲孔消除残桩
避免在差分对中间换层（P 和 N 在同一位置换层）

更多 RF 专用布线指南，请参阅我们的 RF PCB 设计指南。

屏蔽技术

当设计技术本身无法达到合规时，屏蔽提供额外的衰减：

PCB 级屏蔽

外层铺地： 用连接到地的铜填充信号层的未用区域。这降低了板边附近走线的天线效率。
过孔围栏： 沿敏感电路周围或板边排列的地过孔形成部分法拉第笼。过孔间距为最高关注频率的 λ/20。
板级屏蔽罩： 直接焊接到 PCB 上覆盖噪声电路（时钟发生器、无线模块）的金属外壳提供额外 20–40 dB 的屏蔽。

外壳屏蔽

确保所有连接器位置 PCB 地与外壳之间有良好的电气接触
如果外壳接缝间隙超过最高 EMI 频率的 λ/20，使用导电垫片
在连接器入口处将电缆屏蔽层接到外壳（而非 PCB 地）

EMI 合规测试准备

预合规测试

在正式合规测试（每次可能花费 $5,000–$15,000）之前，进行预合规测量：

近场探测： 使用连接到频谱分析仪的 H 场和 E 场近场探头识别板上最热的 EMI 源。在问题变得昂贵之前定位它们。
电缆电流探头： 在每根电缆上夹紧电流探头测量共模电流。可从共模电缆电流估算 FCC/CISPR 辐射发射限值。
传导发射扫描： 用 LISN（线路阻抗稳定网络）和频谱分析仪测量电源线传导发射。

常见 EMI 故障频率和原因

频率特征	可能来源	调查优先级
时钟频率谐波	晶振、时钟分配	检查时钟走线布线，添加串联 R
开关稳压器谐波	DC-DC 转换器	检查输入/输出滤波、环路面积
宽带噪底抬升	高速总线（DDR、USB 3.x）	检查回流路径连续性、去耦
单频尖峰	晶振、PLL	检查振荡器接地、屏蔽罩
电缆谐振频率噪声	I/O 电缆充当天线	添加共模扼流圈，改善电缆屏蔽

EMI 设计检查清单

在设计评审中使用此清单捕获常见 EMI 问题：

接地：

所有高速信号下方有连续地平面
信号走线下方地平面无分割或开槽
地平面缝合过孔间距 ≤λ/20
模拟地和数字地之间有单点或受控连接

去耦：

每个 IC 电源引脚 2 mm 以内有去耦电容
使用多个电容值实现宽频覆盖
从电容到引脚的走线短且宽（或直接过孔连接）
电源入口处有大容量电容

滤波：

所有外部电缆上有共模扼流圈
电源输入有 π 滤波器
到敏感电路的内部电源轨有铁氧体磁珠
所有外部接口有 ESD 保护

布局：

功能分区（数字、模拟、电源、I/O）
连接器集中在一边
高速走线距板边缘 3×H
时钟走线最短化且有屏蔽
高速输出有串联端接

叠层：

信号-地-信号层序（每个信号有相邻参考平面）
信号和地之间介质薄（紧密耦合）
相邻信号层正交布线

总结

EMI 合规是一门设计学科，而非测试工作。本指南描述的技术——连续地平面、严谨的去耦、I/O 滤波、策略性元器件布局和边沿速率管理——代表了数十年积累的工程智慧。从设计流程开始就系统应用这些技术，能大幅提高一次通过合规的概率。

最昂贵的 EMI 修复是在生产工装完成后进行的。在 PCB 设计初期投入时间做好 EMI 合规设计，您的产品将以更少的成本高昂的重新设计周期更快地进入市场。

更深入的板级 EMC 和 EMI 原理探讨，请访问我们的 EMC/EMI PCB 设计指南。准备好制造时，向 Atlas PCB 索取报价——我们的阻抗控制制造和质量流程支持您的合规目标。