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如何降低 PCB 串扰：间距规则与布局技术
降低 PCB 串扰的工程指南。涵盖近端和远端串扰机制、3W 和 5W 间距规则、保护走线、带状线 vs 微带线和叠层优化。
如何降低 PCB 串扰：间距规则与布局技术
串扰——相邻信号走线之间的非期望能量耦合——是高速 PCB 设计中信号完整性失效的最常见原因之一。
串扰降低技术
技术 1：足够的走线间距
| 间距规则 | 间隙（4 mil 走线） | 串扰降低 | 应用 |
|---|---|---|---|
| 2W | 4 mil | -30 dB | 通用数字 |
| 3W | 8 mil | -40 dB | 标准高速 |
| 5W | 16 mil | -50 dB | 时钟，关键信号 |
技术 2：带状线 vs 微带线
| 参数 | 微带线 | 带状线 |
|---|---|---|
| NEXT | 较高 | 较低 |
| FEXT | 显著 | 接近零 |
技术 3：保护走线
关键信号之间的保护走线需每 λ/10 接地过孔缝合。
技术 4：叠层优化
减小信号与参考平面间的介质厚度可有效降低串扰。参见[信号完整性设计指南]/blog/signal-integrity-pcb-design-guide/)和[接地技术指南]/blog/pcb-grounding-techniques/)。
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延伸阅读
- [信号完整性设计指南]/blog/signal-integrity-pcb-design-guide/)
- [差分对布线规则]/blog/differential-pair-routing-pcb/)
- [PCB 接地技术]/blog/pcb-grounding-techniques/)
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