高速PCB设计：现代电子信号完整性要点

当信号边沿速率降到几纳秒以下时，PCB走线不再只是一根导线——它变成了传输线。高速PCB设计需要理解信号完整性原理以确保可靠的数据传输。

“高速”何时重要？

临界长度规则： 当走线长度超过信号电波长的1/6时，走线成为传输线。

传输线基础

阻抗匹配

每条高速走线必须有与源和负载阻抗匹配的受控特征阻抗。

回路路径

每个信号电流都有在最近参考平面上流动的回路电流。高频时回路电流在信号走线正下方镜像流动。

关键规则： 绝不中断回路路径。高速走线下方参考平面上的槽、分割或空洞会产生大的辐射环路天线和阻抗不连续。

传播延迟

• 微带线（外层）： FR-4约6.0 ns/m
• 带状线（内层）： FR-4约7.0 ns/m
• 并行总线（DDR）的等长必须考虑这些差异

工程驱动的 PCB 制造

IPC Class 3 认证。±5% 容差阻抗控制设计。无最低起订量。

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串扰

串扰是相邻走线之间因电磁场相互作用产生的不期望耦合。

3W规则

高速信号之间保持至少3倍线宽的中心到中心间距。这将串扰降低到约5%以下。

差分对之间：保持至少3倍对宽的间距。

实用接口指南

DDR3/DDR4内存

• 数据信号： 字节组内等长+/-2.5mm（DDR3）或+/-1.0mm（DDR4）
• 地址/命令： 到时钟等长+/-25mm（DDR3）或+/-10mm（DDR4）
• 阻抗： 40-60 ohm单端
• 布线层： DDR4首选带状线
• 去耦： 每个VDD引脚0.1uF + 0.01uF，放置在2mm以内

PCIe Gen3/Gen4

• 差分阻抗： 85 ohm +/-10%
• 对内偏斜： <5 mil
• 对间间距： >5倍线宽
• AC耦合电容： 100nF，尽可能靠近发射端

USB 2.0/3.x

• USB 2.0： 90 ohm差分，最大走线长度150mm
• USB 3.0： 85 ohm差分，最大走线长度100mm
• 共模扼流圈： 推荐在连接器附近用于EMI合规

千兆以太网

• 100 ohm差分
• 磁性元件： 距PHY IC或连接器<25mm
• 防护环： 以太网走线周围接地灌铜

电源分配网络（PDN）

高速IC需要干净、低阻抗的电源。

目标阻抗

Z_target = V_supply x 纹波% / I_max_transient

去耦策略

1. 大容量电容（100-470uF）： 靠近电源入口
2. 中频陶瓷（1-10uF）： 靠近IC
3. 高频陶瓷（0.1uF, 0.01uF）： 直接在IC电源引脚处
4. 平面电容： 相邻GND-PWR平面薄介质提供宽频去耦

换层与过孔设计

过孔残桩问题

信号换层时，通孔过孔未使用部分（残桩）充当天线，在以下频率产生谐振：

f_resonance = c / (4 x 残桩长度 x sqrt(Dk))

解决方案

• 背钻： 从反面控深钻孔去除残桩。增加5-10%板成本。
• 盲孔/埋孔： 过孔仅跨越需要的层。无残桩。
• 过孔优化： 将换层点靠近目标层以最小化残桩长度。

总结

高速PCB设计的核心是管理电磁行为——阻抗、回路路径、串扰和电源传输。遵循IC制造商的接口特定指南，使用场求解器计算阻抗，尽可能仿真关键网络，并与PCB制造商密切合作优化叠构。受控阻抗、连续回路路径和正确去耦的基本原则普遍适用于所有高速接口。