PCB阻抗控制：为什么重要以及如何实现

随着信号频率的提高，控制PCB走线的阻抗变得至关重要。阻抗失配会导致信号反射、振铃和数据错误。本指南解释阻抗控制是什么、为什么重要，以及如何设计和验证受控阻抗走线。

什么是特征阻抗？

特征阻抗（Z0）是沿传输线传播的电磁波的电压与电流之比。对于PCB走线，它取决于：

• 走线宽度（W）
• 走线厚度（T）——铜厚
• 介质厚度（H）——到参考平面的距离
• 介电常数（Dk / Er）——基板材料
• 走线结构——微带线（外层）vs 带状线（内层）

Z0以欧姆为单位，是走线几何结构的属性，而非信号本身。

为什么要控制阻抗？

信号反射

当信号遇到阻抗不连续点（Z0变化）时，部分信号能量被反射回源端。反射系数为：

Gamma = (Z_负载 - Z_源) / (Z_负载 + Z_源)

10%的阻抗失配导致约5%的信号反射。在高频下，这些反射造成：

• 振铃（Ringing）： 信号边沿的振荡可能触发错误的逻辑翻转
• 过冲/下冲： 电压超出电源轨范围，可能损坏IC
• 数据错误： 在高速串行链路中，反射使眼图质量下降

何时需要阻抗控制？

经验法则： 当信号上升时间小于走线传播延迟的两倍时，需要控制阻抗。

按接口的实用指南：

阻抗类型

单端（SE）阻抗

单根走线参考一个地平面。最常见的受控阻抗类型。

• 标准值： 50 ohm（RF）、60 ohm（通用数字）
• 公差： +/-10%为标准，高速应用+/-5%

差分阻抗

两根走线（差分对）传输互补信号。差分阻抗是两根走线之间的阻抗。

• Zdiff ≈ 2 x Z_奇模（Z_奇模为每根走线的奇模阻抗）
• 标准值： 85 ohm（USB3）、90 ohm（USB2）、100 ohm（HDMI、以太网、LVDS）
• 耦合很重要： 走线间距越紧，耦合越强，Zdiff越低

共面阻抗

走线两侧在同一层上有接地铜。用于RF和高频设计，同层的接地回路路径有利于信号质量。

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走线结构

微带线（Microstrip）

• 走线在外层，下方有参考地平面
• 较高的传播速度（约光速的60%）
• 辐射/EMI略高
• 更容易探测和调试

嵌入式微带线

• 外层走线被阻焊层或半固化片覆盖
• 阻焊层的Dk影响阻抗（通常Dk~3.5-4.0）
• 实际板中最常见的配置

带状线（Stripline）

• 走线在内层，上下都有地平面
• 较低的传播速度（约光速的50%）
• 更好的屏蔽——更低的EMI
• 用于高速内层布线

阻抗计算

关键公式（微带线，近似）

Z0 ≈ (87 / sqrt(Er + 1.41)) x ln(5.98H / (0.8W + T))

其中：

• Er = 介电常数
• H = 介质高度（mil）
• W = 走线宽度（mil）
• T = 走线厚度（mil）

实际示例（FR-4，Dk=4.2，1oz铜）

50 ohm单端微带线：

100 ohm差分对：

使用场求解器

近似公式适用于估算，但生产阻抗控制需要2D场求解器（如Polar Si9000、Saturn PCB Toolkit或EDA工具内置求解器），以考虑：

• 精确的走线几何（蚀刻产生的梯形截面）
• 阻焊层效应
• 相邻走线耦合
• 铜面粗糙度

TDR阻抗测试

**时域反射（TDR）**是验证受控阻抗的标准方法：

1. 向走线发送快速上升沿脉冲
2. 测量阻抗不连续点产生的反射
3. 绘制沿走线长度的阻抗分布图
4. 典型测试样条位于拼板边缘

TDR测试样条

• 制造商在每个生产拼板上包含测试样条
• 样条复制生产板的精确叠构和走线几何
• 对每块拼板进行TDR测量（大批量可抽样）
• 结果记录在阻抗测试报告中

叠构对阻抗的影响

PCB叠构直接决定阻抗。关键考虑因素：

1. 半固化片/芯板选择： 不同的半固化片型号（1080、2116、7628）有不同的厚度和Dk值
2. Dk公差： FR-4的Dk可能变化+/-5-10%。严格阻抗控制需要使用Dk公差更紧的材料
3. 铜面粗糙度： 较粗糙的铜（标准ED）有效Dk略高于光滑铜（RTF/VLP）
4. 对称叠构： 始终使用对称的层排列以防止翘曲并确保一致的阻抗

总结

阻抗控制对任何包含高速数字或RF信号的设计都至关重要。与PCB制造商密切合作以定义叠构、指定阻抗目标和公差，并确保包含适当的测试样条。大多数制造商提供免费的阻抗计算支持——在设计过程的早期就利用这一服务，以避免昂贵的重新设计。